章节 芯片对功耗的严苛拒绝源自产品对功耗的拒绝。集成电路的很快发展以及人们对消费类电子产品尤其是便携式（移动）电子产品的市场需求日新月异，使得设计者对电池供电的系统已无法只考虑到优化速度和面积，而必需留意更加最重要的第三个方面功耗，这样才能缩短电池的寿命和电子产品的运行时间。很多设计决择可以影响系统的功耗，还包括从器件自由选择到基于用于频率的状态机值的自由选择等。
1FPGA功耗的基本概念 （1）功耗的构成 功耗一般由两部分构成：静态功耗和动态功耗。静态功耗主要是晶体管的漏电流引发，由源近于到漏极的漏电流以及栅极到衬底的漏电流构成；动态功耗主要由电容充放电引发，其主要的影响参数是电压、节点电容和工作频率，可以用式（1）回应［1］。 （2）静态功耗 静态功耗主要是由漏电流引发。
溢电流是芯片上电时，无论正处于工作状态还是正处于静止状态，都仍然不存在的电流，源于晶体管的三个近于，如图1右图。它分成两部分，一部分来自源近于到漏极的外泄电流ISD，另一部分来自栅极到衬底的外泄电流IG。溢电流与晶体管的闸极长度和栅氧化物的厚度成反比［2］。
图1静态功耗的构成 源近于到漏极的外泄电流是外泄的主要原因。MOS管在变频器的时候，闸极电阻十分大，但是只要芯片供电就必定不会不存在从源近于到漏极的外泄电流。
随着半导体工艺更为先进设备，晶体管尺寸大大增大，闸极长度也渐渐增大，使得闸极电阻变大，从而外泄电流显得更加大，而且源近于到漏极的漏电流随温度减少呈圆形指数快速增长。 （3）动态功耗 动态功耗主要由电容充放电引发，它与3个参数有关：节点电容、工作频率和内核电压，它们与功耗成正比例关系。
如式（1）右图，节点电容越大，工作频率越高，内核电压越大，其动态功耗也就越高。而在FPGA中动态功耗主要反映为存储器、内部逻辑、时钟、I/O消耗的功耗。在一般的设计中，动态功耗占有了整个系统功耗的90%以上，所以减少动态功耗是减少整个系统功耗的关键因素。
（4）降低功耗带给的益处 ①低功耗的器件可以构建更加低成本的电源供电系统。另外，更加非常简单的电源系统意味著较少的元件和更加小的PCB面积，某种程度可以降低成本［3］。
②更加较低的功耗引发的结温更加小，因此可以避免热失控，可以少用或不必散热器，如风扇风扇、散热片等。 ③降低功耗可以减少结温，而结温的减少可以提升系统的可靠性。
另外，较小的风扇或不用于风扇可以减少EMI［3］。 ④缩短器件的使用寿命。
器件的工作温度每减少10℃，使用寿命缩短1倍。 所以对于FPGA而言，降低功耗的显然在于必要提升了整个系统的性能和质量，并增大了体积，减少了成本，对产品具有十分大的促进作用。 （5）如何减少FPGA功耗 FPGA主要的功耗是由静态功耗和动态功耗构成，减少FPGA的功耗就是减少静态功耗和动态功耗。 静态功耗除了与工艺有关外，与温度也有相当大的关系。
一方面必须半导体公司使用先进设备的低功耗工艺来设计芯片，减少外泄电流（即自由选择低功耗的器件）；另一方面可以通过减少温度、结构化的设计来减少静态功耗。 FPGA动态功耗主要反映为存储器、内部逻辑、时钟、I/O消耗的功耗。
①自由选择必要的I/O标准可以节省功耗。I/O功耗主要来自器件输入插槽相连的外部阻抗电容、电阻模式输入驱动电路以及外部给定网络的充放电电流。可选择较低的驱动强度或较低的电压标准。
当系统速度拒绝用于高功率I/O标准时，可设置缺省状态以降低功耗。有的I/O标准必须用于上拉电阻才能长时间工作，因此如果该I/O的缺省状态为高电平而不是低电平，就可以节省通过该落幕电阻的直流功耗。
②当总线上的数据与寄存器涉及时，常常用于片选或时钟使能逻辑来掌控寄存器的使能，尽快对该逻辑展开数据使能，以制止数据总线与时钟使能寄存器人组逻辑之间不必要的切换。另一种自由选择是在电路板上，而不是芯片上，展开这种数据使能，以尽量增大处理器时钟周期。
也就是用于CPLD从处理器修理非常简单任务，以便使其更加长时间地正处于待机模式［4］。 ③设计中所有吸取功耗的信号当中，时钟是罪魁祸首。
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