章节 DMA(DirectMemoryAccess，必要存储器读取)是一种较慢传送数据的机制。DMA控制器需要有效地替代微处理器的读取/存储指令，贞着提升系统的分段能力。DMA是在存储器与输出/输出设备间必要传送数据，是一种几乎由硬件已完成输出/输入操作者的方式。数据传送可以从外设到内存，从内存到外设。
但DMA控制器的引进也引入了影响系统响应速度的因素。本文描写以包括单个AHBmaster模块的DMA控制器为基础的SoC系统架构蓝本，分析不存在的不足之处，并引进一种以新型DMA控制器为基础的SoC系统架构的设计，解决问题明确提出的问题。 1对异步事件响应速度 系统实时性是指能在限定版时间内已完成任务，并对外部异步事件做出及时号召。
限定版时间根据应用于的拒绝有所不同而变化。实时系统的实时性与用于的软硬件平台有关。嵌入式系统的中断服务响应时间是所指从某一个中断源收到中断服务催促，到处理器号召这个中断源的中断服务催促，并开始继续执行这个中断源的中断服务程序所用的这一段时间。
嵌入式操作系统中的进程调度是靠中断构建的，处理器对系统中或系统外再次发生的异步事件的响应速度是要求系统响应速度的关键因素。中断响应时间是一个十分最重要的指标。特别是在动态计算机系统中，中断响应时间是整个计算机系统的一个关键性指标。
影响中断服务号召的因素有很多，如中断源本身相对于其他中断源的优先级设置。在内核不合适或不有可能用于中断技术期间，无法展开中断号召。
因此这段时间也相等于一段中断号召延时，DMA操作者就是其中一个因素。因为DMA传输也相等于一种中断，只不过它向处理器申请人的是总线控制权，而不是处理器本身。
在DMA传输期间，由于处理器要把总线控制权让出DMA而丧失总线控制权，尽管处理器可以做到些不用于总线的工作，但认同会立刻号召来自总线的外部中断请求，因此不会导致较小的中断延时。 2包括DMA的SoC系统架构 2.1DMA结构讲解 一般而言，DMA控制器的功能与结构是由系统结构要求的。但是作为IP而言，DMA控制器又要有其一般性。
DMA是指外部设备必要对计算机存储器展开读写操作的I/O方式。这种方式下数据的读取需要处理器继续执行指令，也不经过处理器内部寄存器，而是利用系统的数据总线，由外设必要对存储器载入或朗读，从而超过极高的传输效率。DMA技术的重要性在于，利用它展开数据读取时不必须处理器展开介入，可提升系统继续执行应用程序的效率。
利用DMA传送数据的另一个益处是数据必要在源地址和目的地址之间传输，不必须中间媒介。在大部分基于AMBA总线的SoC：系统中，当必须展开DMA操作者时，DMA控制器再行向处理器收到闲置总线的催促，当总线催促顺利后，处理器将总线使用权转交DMA控制器，可以展开数据传输，当此次DMA传输已完成后DMA控制器获释总线控制权。
AMBA是ARM公司明确提出的用作微处理器片上通信的先进设备的总线结构。一种典型的AMBA总线由AHB和APB总线分段包含。
总线上的设备可以分成需要主动读取的主设备(master)与不能接管来自master催促的从设备(slave)。针对DMA控制器的研究引向了新的SoC架构，如用于分布式Fly-byDMA结构，为数据吞吐量大的模块预设专用地下通道等。
从功耗的看作，当系统中不存在较多master模块时，总线仲裁器的开销减轻，而仲裁器正是AMBA总线功耗的主要来源。 2.2包括AHB主从模块DMA控制器的SoC系统架构 为了减轻在同一系统中必须同时构建大批量的数据传输，明确提出如图1右图的基于AMBA总线的SoC系统架构。从图中可以显现出，系统处理器的数据模块与指令模块都是作为AHB的master挂接在AHB总线上。主存通过slave模块挂接在AHB总线上，而DMA控制器同时包括master与slave模块，挂接在AHB总线上。
slave模块用来对DMA控制器内部寄存器展开配备，master用来向AHB申请人AHB总线控制权，并展开DMA传输。 在图1中Memory是通过AHB的slave模块悬挂在AHB总线上。DMA控制器包括的2个模块，slave模块已完成DMA内部寄存器的配备后，master模块可申请人AHB总线使用权，当取得许可后，开始闲置AHB总线，构建DMA数据传输。如此使处理器从外设间的大批量数据传输解放出来，必要由DMA来已完成，提升了数据传输放率。
但也因此而产生了一个问题：当DMA闲置AHB总线时处理器无法通过AHB模块去构建所取指及读取数据。虽然在现在大部分处理器内部或外部配有了容量较小的高速缓存(Cache)，当DMA控制器闲置内存时，处理器仍可利用Cache中的程序和数据之后运营;但Cache是利用程序的局部性原理，当处理器继续执行的操作者有较好的局部性时，在DMA闲置AHB总线期间可以利用Cache里的指令和数据之后运营，但若此时有设备产生中断，此时处理器的PC指针就不会产生函数调用，从而不会产生Cache无法击中的情况。
而AHB总线又被DMA控制器占有，处理器无法对外取指，而且Cache的容量因成本问题不有可能过于大，从而影响处理器的效率。 2.3包括2个AHB从模块DMA控制器的新型SoC系统架构 为了解决问题因图1右图架构大批量数据传输而引进DMA产生的问题，明确提出了包括2个AHB模块的DMA控制器的SoC系统架构。在AHB总线上的sla-ve模块都是无法发动传输的，它的一切操作者都是被动的。因此图2中的DMA控制器的主要功能是获取必须展开DMA传输的外设模块与处理器读取主存的地下通道以及它们间优先级原作。
在此双AHB从模块的DMA控制器中处理器优先级总有一天最低，其他外设地下通道都可以互相设置优先级，而且除处理器外，为了避免同一个外设长年闲置DMA总线的使用权，可对外设DMA地下通道设置重设(继续获释DMA总线)。如当地下通道2必须与Memory展开数据传输时，先向DMA掌控申请人总线使适当地下通道2的REQ信号有效地，若DMA控制器容许地下通道2展开数据传输，则向地下通道2号召ACK接收者信号。
当地下通道2传输完了，DMA掌控重设长度的寄存器原作的值转入重设阶段，若数据传输已完成，则使REQ信号违宪，否则之后使REQ信号有效地，并在重设期后当DMA总线空闲时参于DMA总线竞争。在总线空闲时只有不正处于重设期间的最低优先级的地下通道才能取得DMA总线使用权，对Memory展开读取。
经过DesignCompiler逻辑综合，DMA控制器在SMIC0.18mu;m的工艺下，需要超过AHB时钟域90MHz。能符合所设计SoC系统时钟的拒绝。
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